数字逻辑 时序电路分析

2020-05-18 科技 111阅读

CK = CLK = CP :是时序逻辑的时钟信号,即同步信号,其作用是使逻辑电路在同一时刻动作,步调一致,保证数据传输、逻辑运算的可靠性。

时钟的作用时刻有两种:

1、上升沿(前沿 、↑)有效,器件的时钟端子与时钟信号直接连接。

2、下降沿(后沿、↓)有效,器件时钟端子带非门的小圈,本题就是如此。

触发器输出 Q 的值,是触发器的性质决定的,本题是 D 触发器:Q(n+1) = D 。

而 D 与  X、Y、Q、Q' 有关:

D = ( (X' Q)' ( YQ')' )'

 = X'Q + YQ'

画波形图默认触发器初始状态为零,即:Q = 0 ,Q' = 1 。

对初学者而言,这一题不简单,你对照 D、 Q 的逻辑关系,仔细琢磨波形图的含义。  

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