数字逻辑电路中画电路的时序图怎么确定CLK是0还是1阿？？

作为一个逻辑模块的时钟信号，是明确的，周期固定，占空比固定；
画其波形时，习惯上是先从低电平起，至于要画几个周期，就看要画几个输出量，尽量看到这些输出量都至少有个状态的变化；

声明：你问我答网所有作品（图文、音视频）均由用户自行上传分享，仅供网友学习交流。若您的权利被侵害，请联系fangmu6661024@163.com

04-15 1080阅读

04-15 210阅读

04-15 147阅读