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利用verilog语言设计一个数字电路，实现倒计时100秒，分辨率1秒，在最后10秒倒计时时段

2022-04-14 社会 89阅读
always@(posedgeclk1sornegedgerstn_i)//时钟1s
begin
if(!rstn_i)begin
cnt100<=7'd0;
end
elsebegin
cnt100<=（cnt_en&&~|cnt)?7'd99://cnt_en为倒计时开始标志
~|cnt?7'd0:cnt-1'b1;//倒计时到0自动停止
end
end
wire[3:0]cnt10=(cnt100<=9)?cnt100[3:0]　:　4'b0;//10s倒计时
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