verilog编写testbench，仿真时间1ms，前0.5ms时钟clk频率为1Mhz，后0.5ms频率为2Mhz，求高手指教，在线等

`timescale1ns/1ns

moduletestbench();
regclk;
initial
begin
clk=0;
repeat(1000)#500clk=~clk;
repeat(2000)#250clk=~clk;
$finish;
end
endmodule

如果定义`timescale10ns/10ns
改为repeat(1000)#50clk=~clk;
repeat(2000)#25clk=~clk;
降低了仿真精度可以提高仿真速度

如果定义`timescale100ns/100ns
改为repeat(1000)#5clk=~clk;
repeat(1000)
begin
#3clk=~clk;
#2clk=~clk;
end
进一步降低了仿真精度同时提高仿真速度但时钟占空比不再是1:1对一般的rtl仿真也没有影响